ディジタル制御電源と高分解能PWM技術

08/5/6

【概要】

近年、スイッチング電源をDSPで制御する技術が急速に実用化されている。ここでは、その概要と、技術の根幹である高分解能PWM技術を概説する

【１】ディジタル制御電源

スイッチング電源は、出力電圧を一定に制御するため、入力電圧をスイッチングし、そのデューティ比を制御することで電圧の微調整を行う。したがって、電圧調整の正確さ（分解能）は、PWMの周期をどの程度細かく制御できるかで決まる
　ディジタル制御電源とは、PWMや電圧のフィードバック制御をディジタル回路で行うものである。代表的な構成としては、

(1)ディジタルPWM
(2)A/D変換回路
(3)フィードバック制御演算回路
(4)スイッチング回路
(5)平滑回路
で構成され、(1)-(3)はDSPで構成できる。すなわち、ディジタルPWMで電圧をスイッチングし、平滑出力の電圧をA/Dで計測してDSPに取り込み、設定値と実測値の誤差をPIDのような計算によりPWMのデューティ比にフィードバックすることで電圧制御を行う

【２】ディジタル制御の問題点

ディジタルPWMを用いる設計例を検討してみる。たとえば、スイッチング電源の周波数100KHzとする。電源電圧が15V、電圧精度（リップル）を10mVとすると、電圧制御の分解能は、15V/10mV=1:1500程度必要となるので、PWMのデューティ比もこの分解能で制御する必要がある。したがって、PWMのクロック周波数は、100KHz×1500=150MHzとなる。これはディジタル回路の設計としてはかなり高速化が必要。スイッチング周波数を1MHzとするとPWMクロックは1.5GHzとなり、電源設計としてはもはや現実的ではない。

【３】高分解能PWM

近年研究が進んでいる高分解能PWMは、この問題を解決するものである。
具体的には、多数のゲートを用意し、信号が通過するゲート個数を切り替えることで微小時間の可変遅延器を構成し、通常分解能のPWMと組み合わせることで、通常のPWMのデューティ比を微調整するように構成する。
(例）
・8bitのPWMをクロック25.6MHzで駆動する。スイッチング周波数は100KHzとなり、このままでは分解能は1/256である
・ここに、ゲート遅延150psecのゲートを256個直列にしたものを用意し（文献１の図５を参照）、各ゲート段数からの出力を選択することで、n×150psec（n=１～256)の遅延器を構成し、この遅延器を用いてPWMのデューティを微増できる機構を構成する。こうすることで、元のPWMの１クロック（39nsec)をさらに1/256に分割（150psec)したデューティ制御ができる

【４】高分解能PWMの課題

前項で述べた高分解能PWMは、TI社のDSPに内蔵されており、これを用いてディジタル電源が構成可能である。ただし、この技術には現状で以下のような問題がある
ゲート遅延のばらつき、変動
　デユーティ制御をゲート遅延に依存しているが、ゲート遅延はデバイスの製造プロセスによってばらつき、さらに使用温度や電圧によって変動する。たとえば、TMS320C2801のデータシートでは、この時間は150nsec(typ)-310nsec(max)と規定されている。これによって、以下の問題が引き起こされる
(1)制御値の変動
　同じディジタル値を出力しているつもりでも、パルス幅が温度や電圧の変動で変化してしまう
(2)微小キザミの分解能の変動
　遅延時間の変化により、主PWMのきざみに対する、微調整の時間分解能が変動する。たとえば前述の例では、主PWMの分解能を1/256に微調整するとしたが、ゲート遅延が150psecから300psecに変動すると、きざみが1/128となってしまう
これらの問題を解決するため、TI社は、Scale Factor Optimizing Software (SFO)というソフトライブラリを用意している。これは、ゲート遅延がPWMクロックの何分の一の時間かを計測し、微調整部分のスケールを計算するものであり、システム稼動中にこれを走らせておいて、温度変化などによるゲート遅延の変化を常時補正することを推奨している

【参考文献】

(1)高時間分解能の文献 (2)TMS320C2801のデータシート (3) ホームページに戻る